利用者:TAKAHASHI Shuuji/Sandbox/Template:Infobox CPU architecture/sandbox

解説[作成]

編集者は、このテンプレートをサンドボックス (編集 | 差分)とテストケース (作成)で試すことができます。（解説）
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RISC-V

開発者	University of California, Berkeley
ビット数	32, 64, 128
発表	2010
バージョン	2.2
デザイン	RISC
タイプ	Load-store
エンコード	Variable
ブランチ	Compare-and-branch
エンディアン	Little
拡張	M, A, F, D, Q, C, P
オープン	Yes
レジスタ
汎用	16, 32 (including one always-zero register)
浮動小数点	32 (optional)