半導体の低消費電力技術

半導体の低消費電力技術（はんどうたいのていしょうひでんりょくぎじゅつ）とは電子部品である半導体素子内部での消費電力を削減する技術のことである。

本項ではデジタル半導体の低消費電力技術について記述する。モーター機器の制御を司る電力制御半導体を中心に、アナログ半導体にも消費電力削減は必要であるが、本項では扱わない。

概要

1980年代には、バイポーラ半導体からCMOS半導体へと技術シフトがあり、大きな電力削減効果が得られたが、その後は主に集積回路の設計を微細化するという手法によって消費電力の削減が行なわれている。

これらの技術は大きく分けて「回路設計の工夫」と「プロセス技術の改良」の2つに分類できる。

背景

主に2つの要因によって半導体の低消費電力技術が求められる。ともに回路の微細化によるリーク電流の増大と、動作クロックの高速化によるスイッチングロスの増大が直接の原因である。

携帯型電子機器のデジタル化に伴って、高機能を詰め込んだ微細な半導体プロセスによる大消費電力の半導体素子が使用されることが多くなったが、その反面、従来以上に小型小容量化した電源用電池での長時間動作が求められる。
オフィスでのPCや、それに使われているのと同種のマイクロプロセッサを使用した業務用サーバ機などの各種コンピュータ類の大きな消費電力のため、廃熱処理が負担となっている。こういった冷却機構のための設備費、電力料金、環境負荷への配慮等だけでなく、オフィスや家庭でPCの発する騒音も対策が求められるようになってきた。

2024年5月現在、高機能デジタル半導体の最先端プロセスは10nm-7nm世代であり、今後は5nm世代へと移行することでさらにスイッチング電力とリーク電力が増加する。

回路設計による電力削減

回路設計の各技術

以下に具体的な半導体の低消費電力技術を示す。これらの技術の名称は多くが開発した各半導体メーカーが独自に付けた名前であり、必ずしも業界公認の統一された名称とは限らない。似た技術が異なった名前で語られることもある。各メーカーの営業・マーケティング活動に使用されることもある。各名称の後には通常「xxx技術」が付く。

基板バイアス制御（substrate bias control）: 基板バイアス制御は、回路へのクロック入力やチップごとの最適Vthのばらつきをモニター回路によって検出して、PチャンネルとNチャンネルのそれぞれ最適の基板バイアスを可変レギュレータから供給する。
適応型電圧制御: （Adaptive voltage scaling、AVS）
コンディショナル・フリップフロップ: フリップフロップへ新たなデータを設定する前に、すでにあるデータと比較して同じならフリップフロップにはクロックを加えない。
リーク遮断SRAM: SRAMセルの待機保持の間は、接地電位を高めてリーク電流を削減する。
ランタイム・パワー・ゲーティング: 動作していない演算回路セルの電源を数μ秒という短時間でON/OFFし、電源供給を遮断する。^{[注 1]}
クロック・ゲーティング: 動作していない演算回路セルのクロックを短時間でも供給遮断する。
パワー・ゲーティング: クロック・ゲーティングしている演算回路セルの電源を遮断し、リーク電流を削減する。
マルチVth: 1つのダイ上で高速回路はしきい値電圧（Threshold voltage、Vth）を低く、低速でもいい回路は高く、中間速度の回路では中間の電圧にする。これにより高速回路はリーク電流が高いままでも、中速、低速回路部分はリーク電流が少なくて済む。
アダプティブ・ボディ・バイアス: ABB（Adaptive body bias）では、内部のCMOSトランジスタのソース、ドレイン、ゲートの他に、通常は接地されている基板にも端子を付けて電圧を制御することでリーク電流を制御する。
不揮発性レジスタ: 通常のレジスタに強誘電体キャパシタを加えることで、記録を保持しながら当面の動作が不要となったチップや回路ブロック単位で電源を完全に遮断でき、電源の回復後にすぐに動作が期待できる^[1]。

プロセス改良による電力削減

プロセス改良（リーク対策）

半導体の微細化によって生じるリーク電流の根本的な解決策は、プロセス技術の改良によってリーク電流を小さくすることである。リーク電流を分析すると、オフ時にチャネルを流れてしまう「サブスレッショルド・リーク」、ソースとドレインから基板に漏れる「ジャンクション・リーク」、ゲートから漏れ出す「ゲート絶縁膜リーク」の3つに分かれる。

微細化が半導体上の回路に及ぼす影響としては、接近した配線同士が形成するコンデンサの容量が大きくなるため両者の間に大きな電流が流れる現象と、もう一つ、微細化によって薄くなった絶縁膜をトンネル効果によって電流が通り抜けてしまう現象がある。前者は配線部分で問題となり、配線部分より極端に薄いゲート絶縁膜の部分では後者が問題となる。両者は全く逆の対応が必要であり、前者の場合は薄くても誘電率の低い（low-k）材料や空隙を利用することが解決策になるのに対し、後者は薄くせずに大きな誘電率を確保できる材料、すなわち誘電率の高い（High-k）材料を利用する必要がある。プロセスでの改良研究はいかに誘電率の低い、あるいは高い絶縁膜を作るかに絞られている。

シリコン・オン・インシュレータ: SOIでは、シリコン結晶中に酸化シリコンの絶縁膜を形成することで、リーク電流を絶縁する。
ポーラスlow-k絶縁材料: 絶縁材料の中に空洞を持たせることで誘電率を下げる。
エアギャップ: 層間絶縁膜の代わりに配線層を真空層の隙間に作る。
high-kゲート絶縁膜: 酸化ケイ素より誘電率の大きい物質をゲート絶縁膜に利用することで、ゲート絶縁膜の厚さを維持したまま大きな誘電率を確保する。

プロセス改良（リーク対策以外）

3Dチップ: シリコン上にCPUセルやメモリーセルを3次元的に積層配置する。
eDRAM: →詳細は「eDRAM」を参照; CPUセルと同じシリコン上にDRAMセルを作りこむ。現在のSRAMに比べて待機電力で1/5、スペースで1/3になる。
マルチゲート素子: →詳細は「マルチゲート素子」を参照; 1つのトランジスタ、1つのチャンネルに複数のゲートを持つことで「サブスレッショルド・リーク電流」（オフステート・リーク電流）を極限化し「オンステート電流」の働きも向上させる。

脚注

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注釈

^ パワー・ゲーティング時に保持すべき内部状態があればステイト保持用のオンダイSRAMに退避させる設計もある。（例：Nehalem-EX）

出典

^ 日経エレクトロニクス 2008年6月2日号 p.12

参考文献

日経エレクトロニクス2007年9月10日号 p.103-p.110
日経コンピュータ2007年10月1日号 p.182

概要

背景