PRAM一貫性
PRAM一貫性（pipelined random access memory consistency）は、FIFO一貫性とも呼ばれる。
すべてのプロセスは、あるプロセスからのメモリ書き込みを、そのプロセスから発行された順に見る[1] 。
異なるプロセスからの書き込みは、異なるプロセス上で異なる順序で見られる可能性がある。書き込みの順番だけが一貫していればよいので、パイプラインと呼ばれている。PRAMの一貫性は簡単に実現できます。実際には、異なるプロセスが書き込みを見る順番については何の保証もない。ただし1つのソースからの2つ以上の書き込みは、パイプラインのように順番に到着しなければならない。
P1:W(x)1 P2: R(x)1W(x)2 P3: R(x)1R(x)2 P4: R(x)2R(x)1 時間 ---->
Fig: PRAM一貫性の有効なイベントシーケンス
上記の順序は、W(x)1とW(x)2が因果関係にあるため、異なるプロセスが同じ順序で読まなければならず、因果整合性（因果一貫性）としては有効ではない。
脚注
[編集]- ^ Lipton/Sandberg (1988). PRAM: a scalable shared memory